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在全球記憶體不振的衝擊下,近來半導體市場需求疲軟,2019 年全球半導體市場銷售隨之下跌 7.2%,不過在一片低迷的 IC 市場中,一些新興的晶圓、晶片、電機體層疊技術,將為晶片市場帶來創新發展。

於比利時安特衛普 (ANTWERP) 舉行的 Imec 年度技術論壇 (Imec Technology Forum,ITF) 上,提出此項將傳統 SoC 系統整合晶片 (System on a Chip) 進行徹底改造的技術,不過未來在元件校准和冷卻方面,將會是挑戰,

全新改版的 SoC 晶片

值得一提的是,此新版 SoC 可望能將功率耗散 (thermals) 達到 500W 以上。

Imec 將這種徹底改版的 SoC 結構稱為「序列 3D」 (sequential 3D) ,能夠替各種不同的電源、邏輯晶片和記憶體電路板,提供優化升級與設計。

其中一版本,是將電力傳遞電路,置放於已切薄至幾百奈米厚度的晶圓片背後,以微小的矽穿孔 (through-silicon vias) 進行連結。

 Through-Silicon Vias,又稱 TSV,是一種讓 3D IC 封裝遵循摩爾定律的互連技術,TSV 可堆疊多片晶片 ,其設計概念來自於印刷電路板 (PCB), 在晶片鑽出小洞,從底部填充入金屬, 矽晶圓上以蝕刻或雷射方式鑽孔 (Via),再以導電材料如銅、多晶矽、鎢等物質填滿。

另一大膽的版本是將 SRAM 快取記憶體,置放於搭載晶圓的核心電路上方,再以銅接合 (copper-to-copper bonding)。

而最後的「序列 3D」將會是一個三明治結構:SRAM 陣列在最底部、電源電路在最上方,核心邏輯夾在中間

如此一來,能將 SRAM 最大化,同時又能降低成本。

埋入式電源軌BPR在電晶體以補償式FET結構微縮至3至4軌單元時會變得很常見。(圖片:EE Times)
埋入式電源軌 BPR 在電晶體以補償式 FET 結構微縮至 3 至 4 軌單元時會變得很常見。(圖片: EE Times)

此一技術替整合各種元件,開啟了更多可能性,儘管 Imec 一開始打造的 5 奈米製程示範,並不包含任何主動結構。

Imec 邏輯製程微縮專案總監 Julien Ryckaert 說道:「這開啟了一個新的領域,將有許多創新的技術藍圖出現,所以摩爾定律還能繼續實現」

不過在邁向 1 至 2 奈米節點的過程中,工程師會需要換掉銅與鈷,很可能會改用釕 (ruthenium),這種材料能讓晶圓設計師將目前用以避免金屬擴散至矽氧化層的金屬屏障薄化。

除了晶片製程,研究人員也討論了一些封裝技術,例如 Imec 正在研發英特爾 (Intel) 嵌入式多晶片互連橋接技術 (EMIB) 的「廉價版」,也就是將橋接基板整合至封裝中。其他技術選項包括利用數百微米、數十奈米尺寸的互連。

晶圓片、裸晶與電晶體封裝選項涵蓋很多微米到幾奈米的範圍。(圖片:EE Times)
晶圓片、裸晶與電晶體封裝選項涵蓋很多微米到幾奈米的範圍。(圖片: EE Times)

負責 3D 晶片專案的 Imec 研究院士 Eric Beyne 表示,其封裝技術藍圖仍面臨一些設備功能上的差距,由於密集的晶片層疊,會產生大量功率耗散元件,目前還在開發液態冷卻方法,而且支援完整簽核功能的 EDA 工具也還沒到位。

「但我們已經看到不錯的進展。」Beyne 說道。

新舊技術整合

就像英特爾技術長 Mike Mayberry 在專題演講裡提到,晶片技術的各種創新和改革,象徵著傳統半導體正在演化而非終結。

 舊的處理器將會與新一代加速器針對特定領域共存,像是微軟 (Microsoft) 資料中心利用 x86 處理器與 FPGA 的整合方案。

目前分析師看好 2019 下半年,半導體市場將有強勁發展。雖然當前半導體銷售額下滑,不過 IC 市場的創新暗示著市場仍有發展潛力。

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